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　　SystemVerilog驗(yàn)證培訓(xùn)
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       每期人數(shù)限3到5人。
現(xiàn)場(chǎng)面授
   上課時(shí)間和地點(diǎn)
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）：SystemVerilog驗(yàn)證培訓(xùn)：2020年6月15日
   教學(xué)優(yōu)勢(shì)

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　 本課程，以實(shí)戰(zhàn)貫穿始終，讓您絕對(duì)受益匪淺！
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【趙老師】

大規(guī)模集成電路設(shè)計(jì)專家，10多年超大規(guī)模電路SOC芯片設(shè)計(jì)和版圖設(shè)計(jì)經(jīng)驗(yàn)，參與過DSP、GPU、DTV、WIFI、手機(jī)芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通SOC芯片 設(shè)計(jì)和版圖設(shè)計(jì)的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設(shè)計(jì)、驗(yàn)證、DFT、PD、流片經(jīng)驗(yàn)。
熟練掌握版圖設(shè)計(jì)規(guī)則并進(jìn)行驗(yàn)證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉CMOS設(shè)計(jì)規(guī)則、物理設(shè)計(jì)以及芯片的生產(chǎn)流程與封裝。

【王老師】

資深I(lǐng)C工程師，十幾年集成電路IC設(shè)計(jì)經(jīng)驗(yàn)，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設(shè)計(jì)與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡(luò)芯片、手機(jī)芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計(jì)，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計(jì)。

【張老師】

從事數(shù)字集成電路設(shè)計(jì)10余年，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通VERILOG,VHDL語(yǔ)言，
擅長(zhǎng)芯片前端、后端設(shè)計(jì)和復(fù)雜項(xiàng)目實(shí)施的規(guī)劃管理，其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個(gè)國(guó)際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗(yàn)，對(duì)于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計(jì)技術(shù)和流程有良好把握。長(zhǎng)期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬(wàn)門的數(shù)字芯片成功流片經(jīng)驗(yàn).

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      ◆  本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！

      ◆  免費(fèi)、無保留贈(zèng)送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！
       
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        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
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端海授課老師會(huì)免費(fèi)提供技術(shù)支持，解答學(xué)員疑惑。
遠(yuǎn)程在線培訓(xùn)
　　SystemVerilog驗(yàn)證培訓(xùn)
第一階段

課程說明：

SystemVerilog驗(yàn)證是針對(duì)數(shù)字電路驗(yàn)證技術(shù)初/中級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師必須掌握的一項(xiàng)基本技能。該課程不僅是對(duì)SystemVerilog的語(yǔ)法描述，更重要的是對(duì)SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗(yàn)證課程的學(xué)習(xí)可以快速成為一名合格的IC驗(yàn)證工程師，構(gòu)建基于SystemVerilog語(yǔ)言的Testbench，熟練掌握驗(yàn)證流程和驗(yàn)證工作規(guī)劃，進(jìn)而為掌握IC高級(jí)驗(yàn)證技術(shù)打下堅(jiān)實(shí)的基礎(chǔ)。

課程大綱：

1.SystemVerilog 驗(yàn)證平臺(tái)的架構(gòu)

2.SystemVerilog 語(yǔ)義語(yǔ)法

3.SystemVerilog 并發(fā)操作機(jī)制

4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.SystemVerilog 內(nèi)部通信機(jī)制

6.SystemVerilog Assertion

7.功能覆蓋率統(tǒng)計(jì)
第二階段 SystemVerilog VMM
課程說明：

VMM驗(yàn)證方法學(xué)是針對(duì)數(shù)字電路驗(yàn)證技術(shù)高級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師需要掌握的一項(xiàng)高級(jí)技能。該課程不僅是對(duì)VMM驗(yàn)證方法的理論描述，更重要的是對(duì)VMM驗(yàn)證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過VMM驗(yàn)證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗(yàn)證工程師。

課程大綱：

1. VMM 驗(yàn)證平臺(tái)的架構(gòu)

2. VMM 消息服務(wù)機(jī)制

3. VMM 數(shù)據(jù)建模

4. 激勵(lì)生成與工廠模式

5. 覆蓋率統(tǒng)計(jì)與自動(dòng)比較的回調(diào)機(jī)制

6. 驗(yàn)證方法學(xué)使用技巧
第三階段 SystemVerilog UVM 驗(yàn)證
課程說明：

UVM驗(yàn)證方法學(xué)是針對(duì)數(shù)字電路驗(yàn)證技術(shù)高級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師需要掌握的一項(xiàng)高級(jí)技能。該課程不僅是對(duì)UVM驗(yàn)證方法的理論描述，更重要的是對(duì)UVM驗(yàn)證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗(yàn)證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗(yàn)證工程師。

本課程適合于使用UVM驗(yàn)證方法學(xué)進(jìn)行科研和IC驗(yàn)證的具有高級(jí)水平的學(xué)生和工程師，也適合于有志于從事IC驗(yàn)證工作，期望進(jìn)入IC驗(yàn)證領(lǐng)域的相關(guān)人員。參加學(xué)習(xí)的學(xué)員需要具有數(shù)字電路的基礎(chǔ)知識(shí)，掌握數(shù)字邏輯仿真技術(shù)。

課程大綱：

1. UVM 驗(yàn)證平臺(tái)的架構(gòu)

2. UVM 消息服務(wù)機(jī)制

3. UVM 數(shù)據(jù)建模

4. UVM component factory and configuration

5. TLM communication

6. UVM callback

7. UVM sequence and sequencer

8. Advance on UVM phase

9. Register Abstraction Layer (RAL)
第四階段

課程內(nèi)容
  1. 驗(yàn)證基礎(chǔ)和理論知識(shí)
  2. 驗(yàn)證層次和驗(yàn)證計(jì)劃
  3. SystemVerilog驗(yàn)證平臺(tái)
  4. SystemVerilog驗(yàn)證特性
  5. EDA環(huán)境，仿真工具及Makefile腳本
  6. 待測(cè)設(shè)計(jì)（DUT）的設(shè)計(jì)規(guī)格介紹
  7. 配套上機(jī)實(shí)例
  1. SystemVerilog Interface和Program
  2. SystemVerilog數(shù)據(jù)類型
  3. SystemVerilog 過程語(yǔ)句和子程序
  4. 配套上機(jī)實(shí)例
  1. SystemVerilog 面向?qū)ο缶幊袒A(chǔ)
  2. SystemVerilog 隨機(jī)化
  3. SystemVerilog線程及內(nèi)部通信機(jī)制
  4. 配套上機(jī)實(shí)例
  1. SystemVerilog類的封裝、繼承和隨機(jī)
  2. SystemVerilog功能覆蓋率
  3. SystemVerilog Assertion
  4. 配套上機(jī)實(shí)例

IP項(xiàng)目實(shí)踐：SRAM控制器SV驗(yàn)證平臺(tái)搭建

  1. AHB 協(xié)議簡(jiǎn)介
  2. SRAM 時(shí)序
  3. AHB-SRAM控制器設(shè)計(jì)介紹
  4. 搭建基于SystemVerilog的驗(yàn)證平臺(tái)
  5. AHB-Master的SystemVerilog建模
  6. AHB-Monitor的SystemVerilog建模
  7. 創(chuàng)建test cases進(jìn)行仿真驗(yàn)證
  8. 課程總結(jié)和常見SV面試題分析
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端海教育實(shí)驗(yàn)設(shè)備
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端海培訓(xùn)實(shí)驗(yàn)設(shè)備
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本課程部分實(shí)驗(yàn)室實(shí)景
端海實(shí)驗(yàn)室
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.(2024年07月24日)..........................................................

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