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       Virtuoso是Cadence公司開發(fā)的，作為一款經(jīng)典物理驗(yàn)證工具，操作界面友好、易于使用，可以直接對(duì)Cadence 的DFII 數(shù)據(jù)庫中的Layout數(shù)據(jù)進(jìn)行DRC檢測(cè)和LVS驗(yàn)證，不需要將其導(dǎo)出為其他數(shù)據(jù)格式。其中DRC檢測(cè)不僅僅是對(duì)物理尺寸進(jìn)行檢查，還包括諸如天線效應(yīng)的檢查，各種圖形格點(diǎn)的檢查等等，LVS驗(yàn)證則是進(jìn)行版圖電路圖對(duì)照檢查。

第一階段

部分 1

1 Introduction to the Virtuoso Analog Design Environment
2 Schematic Entry
3 Analog Simulation
4 Displaying Simulation Results
5, 關(guān)于版圖一些基本知識(shí)；

部分 2 :?Virtuoso Custom Design Platform 6.14

l?????????IC61 Virtuoso Schematic Editor L/XL presentation, Lei Song;

?????????????????? ? -new features introduction

l?????????IC61 Analog Design Environment L/XL presentation, Lei Song;

?????????????????????-new features introduction

l?????????IC61 Virtuoso Layout Suite L/XL/GXL?presentation,?Amy Zhang;

???????????????????? -new features introduction

???????????????????? -Live demo of?IC61 Virtuoso Layout Suite?L/XL/GXL,Amy Zhang;

l?????????Workshop of Virtuoso Layout Suite XL?.

?

部分 3 :?Virtuoso MMSIM10.1 Overview

l?????????MMSIM10.1 Presentation, Lei Song;

??????????????????-new features introduction

l?????????Workshop of Virtuoso?MMSIM10.1.

部分 4

5 Analyzing Simulation Results
6 Parametric Analysis
7 Using the OCEAN and SKILL Languages
8 Corners Analysis

部分 5
9 Monte Carlo Analysis
10 Component Description Format(CDF)
11 Macromodels, Subcircuits, andInline Subcircuits
12 Hierarchy Editor
13 Inherited Connections

? ??Layout generation
? ??Editing?Virtuoso XL placement
? ??Creating interconnect in Virtuoso?XL

??Using the Wire?Editor
? ??Analyzing and updating data
? ??Working with hierarchical designs and variables

??Generating?abstracts

??Floor planning with Virtuoso?Preview
??Virtuoso Custom Placer setup
??Pin placement with Virtuoso Custom Placer

??Placement?planning and the auto placer

?第二階段

1, 后端設(shè)計(jì)關(guān)于DRC檢測(cè)和LVS驗(yàn)證的整個(gè)流程；

2, GDS文件和TF庫文件的導(dǎo)入；

3, 關(guān)于Cadence Virtuoso庫文件的配置；

4,DRC檢測(cè)的規(guī)則；

5,版圖設(shè)計(jì)中的一些寄生效應(yīng)及其消除方法；

6,其他高級(jí)布線的技巧與經(jīng)驗(yàn)總結(jié)。

        從事后端設(shè)計(jì)的版圖工程師；希望更深入了解后端設(shè)計(jì)的工程師；希望從事后端設(shè)計(jì)有著電路基礎(chǔ)知識(shí)的大四學(xué)生或者碩士研究生

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
        ◆ 了解UNIX/LINUX操作系統(tǒng)；
        ◆ 對(duì)ASIC設(shè)計(jì)流程有一定的了解；
        ◆ 了解一些版圖的基礎(chǔ)知識(shí)。