 班級人數(shù)--熱線:4008699035 手機:15921673576( 微信同號) |
| 增加互動環(huán)節(jié)，
保障培訓效果，堅持小班授課，每個班級的人數(shù)限3到5人，超過限定人數(shù),安排到下一期進行學習。 |
| 授課地點及時間 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
開班時間(連續(xù)班/晚班/周末班）：2020年3月16日 |
| 課時 |
◆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆若學員成績達到合格及以上水平，將獲得免費推薦工作的機會
★查看實驗設(shè)備詳情，請點擊此處★ |
| 質(zhì)量以及保障 |
☆
1、如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
☆ 2、在課程結(jié)束之后,授課老師會留給學員手機和E-mail,免費提供半年的課程技術(shù)支持，以便保證培訓后的繼續(xù)消化；
☆3、合格的學員可享受免費推薦就業(yè)機會。
☆4、合格學員免費頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。 |
☆課程大綱☆ |
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第一階段
FPGA的工藝結(jié)構(gòu)及其特點；
FPGA設(shè)計方法及思想，及在工程開發(fā)中FPGA芯片的選型策略及原則；
FPGA設(shè)計流程教學，圍繞開發(fā)工具modelsim、Quartus/ISE進行；
第二階段
Verilog HDL基本結(jié)構(gòu)、數(shù)據(jù)類型、賦值語句及塊語句等；
Verilog HDL實現(xiàn)組合邏輯電路;
Verilog HDL實現(xiàn)時序邏輯電路；
Verilog HDL設(shè)計技巧；
Testbench文件編寫；
第三階段
Top-Down設(shè)計思想訓練；
有限狀態(tài)機FSM的概念、分類；
狀態(tài)機編碼方式（二進制碼、格雷碼、獨熱碼）；
狀態(tài)機的描述風格（一段式、二段式、三段式）；
狀態(tài)機驗證；
第四階段
IP核及其調(diào)用（Rom、Ram、Fifo、Pll）；
在線邏輯分析儀SignalTap/ChipScope使用；
FPGA設(shè)計技巧介紹；
Verilog代碼規(guī)范；
基本實驗 基本開發(fā)流程實驗（LED控制實驗）
語法練習實驗（數(shù)碼管實驗）
Testbench實驗（I2C modelsim仿真實驗）
狀態(tài)機應用實驗（自動售貨機實驗）
基本設(shè)計技巧實驗（串并轉(zhuǎn)換實驗）
IP核使用實驗（蜂鳴器實驗）
verilog HDL有什么用處
FPGA設(shè)計中如何避免冒險競爭
verilog模塊的編寫和驗證
modelsim和quartus的使用
verilog模塊的基本構(gòu)成要素
verilog模塊中的信號 |
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